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VERILOG HDL中，always（变量 变量）之间何时用or，何时用逗号？

2024-11-25 22:11:43
推荐回答（4个）
回答1：

or： 1、always @（posedge CLK or negedge RST）
2、always@（A or B or C）
SUM = A + B + C；
verilog语言中，敏感列表 中用 'or' 来连接过个事件名或者信号名

回答2：

在Verilog的新版中支持OR和「，」。

回答3：

用or是绝对没问题的，用逗号的没见过。

回答4：

一样的，目前verilog的版本应该都兼容了

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