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本人新手，在学习verilog中有个疑问能不能在设计输入变量时已数组的形式输入？

2024-12-19 12:12:58

推荐回答（3个）

回答1：

a被定义成了两种不同的类型
输入变量与存储器变量都是a.
verilog中没有数组的。
reg [7:0] a [7:0];
这就代表8位宽深度为8的存储器。赋值时只能一个字节一个字节的写入。
应该为
input [7:0] a;
reg [7:0] a;
或
input [7:0] a;
reg [7:0] a1 [7:0];

回答2：

输入变量与存储器变量都是a.
verilog中没有数组的。
reg [7:0] a [7:0];
这就代表8位宽深度为8的存储器。赋值时只能一个字节一个字节的写入。

回答3：

reg [7:0]a[0:7] ;