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怎么样在fpga ——verilog语言并发过程中对一个变量两次赋值

2025-01-04 18:09:26

推荐回答（5个）

回答1：

//我经常用这一招：将q定义成两个变量，一个是q_W，一个是q_R。
//他俩互异代表真，相同代表假。
always（...）
q_W <= ((q_W ^ q_R) + 1) ^ q_R;
always（...）
q_R <= ((q_W ^ q_R) - 1) ^ q_W;
//读取改变量q的时候要使用（q_W ^ q_R）。

回答2：

同一个变量不能在多个进程中进行赋值，否则编译器会报错，你可以这样写：
always @（*）
begin
if ----
q<=q+1;
else
q<=q;
end

回答3：

找个中间变量，再找个使能信号最后再做个选择

回答4：

可以在同一个always块里面赋值啊。为什么要两个？

回答5：

并发的两次赋值？？你的目的是为了什么同时赋值不就产生了竞争么，结果就不确定了

怎么样在fpga ——verilog语言 并发过程中对一个变量两次赋值

怎么样在fpga ——verilog语言并发过程中对一个变量两次赋值