verilog语法上不要求一致 赋值语句等号右端位宽大则截位 位宽少则补0vhdl语法要求必须一致
不必，但是对端口赋值时要一致
可以不一致，只要能满足你的要求就可以，也就是只要能实现你的功能就可以！
没明白这问题
