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Error (10170): Verilog HDL syntax error at test.v(1) near text ✀
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2024-12-21 17:08:59
推荐回答（2个）
回答1：
include应该用的是`而不是'
`include "cpu.v"
`是在键盘数字1左边那个符号,不是引号.
回答2：
同意楼上的，我刚开始学的时候也把那个符号搞错了
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