在VHDL语言中 data_out <= (others => ✀0✀); 什么意思?还有在赋值时什么时候用‘’ 什么时候不用??

2024-12-24 16:52:53
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回答1:

data_out 的所有位 都设为‘0’

data_out(0) <= ‘0’; 一个BIT, 或者std_logic类型 用 ‘0’
data_out(1 DOWNTO 0) <= "00"; VECTOR用"00"