请问verilog中:always @(posedge clk or negedge rst_n)和always @(posedge clk, negedge rst_n)有何区别

如题!
2024-11-30 05:03:20
推荐回答(3个)
回答1:

没有任何区别!
一种意思的两种表示方法。

回答2:

很负责的告诉你,两个语句意思完全相同,无任何区别。

回答3:

在Verilog中,这两条语句是可以互换的,基本没什么区别。