verilog开发,功能级仿真,综合后仿真,时序仿真有什么区别?

2024-11-29 09:28:30
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回答1:

╮(╯▽╰)╭为什么总是纠结在这些上面呢。
1。所谓功能仿真,就是你的code写完之后,你要实现的功能是否能work,比如你写一个计数器,让他计数到10,翻转,同时清零,重新计数,这就会是一个分频电路。那么功能仿真就是要验证你这个功能是否是正确的,别tmd计数到9就翻了,或者计数到10没有清0。功能仿真当然不考虑竞争冒险和门电路延迟,你只是看你的功能是否正确,你考虑延迟干嘛。
2。所谓综合后仿真,就是你刚才编出来的代码,第一个是否能被综合工具综合,如果可以综合,此时综合工具就会把相关的延迟信息加入进来,以判断你的代码是否会有什么问题,比如你要求的始终太快,cnt计数就会有问题了。此时的综合工具如synplify,xst,quatus(针对FPGA,如果是IC,会用dc等别的),如果你用quatus去跑跑仿真,就会比较清晰的看到延迟信息已经加入进来了
3。时序仿真是在IC上的了,各种timing问题了。FPGA就直接上板了,做那么多仿真毛用,直接上板,各种timing问题等着去解吧。
4。Modesim一般只用来功能仿真,它不能综合。