全局时钟管脚GC和局部时钟管脚CC，只是针对输入时钟来说的，通过GC管脚进来上BUFG，可以将时钟直接上全局时钟网络。
输出信号来讲，没有时钟管脚这个说法，所有IO都可以用。
PS：放心用吧，我们这200M的QDR时钟就是普通IO输出，没问题
是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了
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