用modelsim仿真verilog,输入量在testbench里都赋了值但所有输入都显示Hiz,源程序和testbench在下面

2024-12-16 20:09:31
推荐回答(2个)
回答1:

源码里的赋值全部用非阻塞赋值试试,也就是<=

回答2:

counter xx(
.clock(clock),
.reset(reset),
.Xstep(Xstep),
.Xupdown(Xupdown), //逗号保留
.Xcount(Xcount) //此处缺少一个输出端口

);