高手帮忙看一下这个Verilog程序错在哪了?很急!

2025-01-04 15:45:26
推荐回答(4个)
回答1:

这个代码确实考虑人的耐心,问题太多,很不规范,建议使用时序逻辑,非阻塞赋值,同时补全if else配对,不要在一个赋值或者判断语句中使用诸如:+,-,%这样的算术运算符,整理好数据流。

回答2:

代码实在是惨不忍睹!always里面只能对reg类型变量赋值,如果是描述时序逻辑,且必须用非阻塞赋值语句,<=符号。

回答3:

坚决的支持把‘=’换成‘<=’

回答4:

把=换成《=试试