xilinx FPGA 前仿真后仿真不同

2025-01-24 08:26:03

推荐回答（3个）

回答1：

第一个问题：1，优化大量的组合逻辑，用时序逻辑代替。2，在关键路径上，多插入流水。3，时序约束加上去，找出时序违例的地方，优化之。4，ise工具的综合，布局布线的设置中，设置为速度优先

第二个问题：在综合的时候，工具会修改用户的信号名，仅在修改综合工具的设置情况下，有两种信号不会修改：1，端口信号，2，寄存器信号。你这种情况最好把“保持层次结构”也设置上

回答2：

你可以用modelsim仿真，把电路改成同步时序可能会好点

回答3：

优化代码，加约束，手动布局！