我怎样解释Quartus II Fitter报告中报告的逻辑使用数量

QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS

使用步骤：

一、建立工程.
1、「File」→「New Project Wizard」开始新工程的建立设置。『NEXT』
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、『finish』 完成工程的设置。

二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析

三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、选择输入输出引脚
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」处选择「Pins:all」，再按下「 >>」将所有选中的引脚添加到“Seleted Nodes”框，点「OK」→「OK」完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→『End Time』 设置仿真结束的时间， 『Grid Size』设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
『Processing』→『Start Compilation＆Simulation』
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。

四、将工程模块化，利用图形设计文件建立更大的工程
模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。
1、模块化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）输入元件
右键→『Insert』→『Symbol』→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。
（3）连线

解决方案ID: rd05172012_146
最后修改: 2012 年9 月05 日
产品类别: 设计软件
产品领域: 实现/优化
产品子领域: 其他(优化)
找到的版本: v10.0
软件: Quartus II Linux,Quartus II PC
标题

我怎样解释Quartus II Fitter报告中报告的逻辑使用数量？
说明

Quartus® II 所报告的逻辑利用率是对器件占用程度的评估。它显示为一个百分比，为设计中使用的半自适应逻辑模块（half-ALM）占器件可用half-ALM的比例。在Fitter报告中，术语 Combinational ALUT/register pairs和Combinational ALUT/register/register triples用于表示half-ALM。在Stratix® IV、Arria® II、Cyclone® IV或早期系列中的每个ALM 都有两个组合逻辑 LUT和两个寄存器，并且它们被成对组合为ALUT/register对。在Stratix V、Arria V 和Cyclone V器件中， 每个ALM有两个组合LUT和四个寄存器, 并且它们被组合为ALUT/register/register三元组。

逻辑利用率是通过估计需要多少个half-ALM来放置设计而计算出来的，表示为FPGA可用half-ALM的总数的百分比。逻辑利用率相较于寄存器利用率或是组合逻辑利用率能更好的体现器件的占用程度，因为它考虑了以下因素：

逻辑利用率计算如下：

( A - B + C ) / (Total number of half-ALMs in the device)
( A - B + C ) / (器件中的half-ALM的总数)
其中A、B和C定义如下：

A: 用于最终布局的组合ALUT/register对或用于最终布局的组合ALUT/register/register三元组

这是布局后设计中完全使用或部分使用的half-ALM的数量。

B:估算的设计进行过程中通过ALUT和寄存器配对可补偿的ALUT/register对或是ALUT/register/register三元组。
这是fitter对于可以通过将只使用了ALUT或是只使用了register的half-ALM进行组合使得每个half-ALM都既使用了ALUT又使用了register，从而可以释放的half-ALM数量的估计。对于每个可能的组组合，一个half-ALM 被释放。因此，在报告中，此数量显示为一个负数。如果Fitter可以尽量密集的封装所有的逻辑，那么该数值有助于估计将需要多少逻辑。请注意这类封装可能不会给于布线和时序性能的最佳结果。

C: 估算的不可用组合ALUT/register对或ALUT/register/register三元组

由于各种原因，Fitter不能完美的将所有的逻辑封装进每个器件资源。例如，由于使用的输入的数量，一些half-ALM不能够与其它的half-ALM相配对，并且由于布线限制，一些LAB不能完整的放入10个 ALM。根据half-ALM，这个数量是对将成为不可用物理资源的最好的估计。

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